Замечательный ЦП J1 Forth ( исходный код Verilog ) предоставляется для работы над Xilinx ПЛИС. Я пытался портировать его на Altera Cyclone II FPGA. У меня возникли трудности с правильной работой двухпортовой мегафункции оперативной памяти Altera....

я разработал небольшой RISC в Verilog. Какие шаги я должен предпринять, чтобы создать компилятор c, использующий мой язык ассемблера? Или можно изменить обычный компилятор, такой как gcc, потому что я не хочу делать такие вещи, как компоновщик,......